Designing with VHDL2019-03-06T19:02:55+09:00

Project Description

Designing with VHDL

VHDL 문법 이해를 통한 FPGA 로직 구현

교육 대상

  • 기본적인 디지털 논리 이해 지식이 있는 엔지니어
  • HDL 기본 문법을 통해 FPGA의 동작 이해가 필요한 엔지니어

교육 과정

교육 목표

  • VHDL HDL 문법 이해
  • 테스트 벤치 작성 이해를 통한 Simulation이해 및 실습
  • HDL 이해를 통한 디지털 논리 구조의 이해

강의 개요

  • 본 과정은 FPGA의 기본 이해를 바탕으로 한 HDL(VHDL/Verilog)중 VHDL 문법을 이해하고 실습하는 코스입니다.
  • 논리적인 VHDL 이해뿐만 아니라 Library이해 및 Simulation을 하기 위한 Testbench 작성에 대한 내용을 교육합니다.
이론 실습
1일차
  • VHDL HDL 소개
  • 테이터 타입 이해
  • 동시 동작문 이해
  • Process와 Variable 이해
  • Vivado SW 이해
  • 동시 동작문 구성 실습
  • 단순 Process문 구성 실습
2일차
  • 테스트벤치 이해
  • 시뮬레이션 개념 이해
  • 메모리 구성 이해
  • State Machine 이해
  • 단순 디자인 시물레이션 실습
  • Dual port 메모리 구성 실습
  • Moore Finite State 문 구성 실습
3일차
  • 루프 및 조건문 이해
  • 패케지 와 라이브러리 이해
  • 좋은 테스트벤치 작성 이해
  • Xilinx SW Flow 이해
  • Loop 구성 실습
  • 사용자 패케지 구성 실습
  • 테스트 벤치 작성 이해
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