Verilog HDL2019-03-06T19:03:29+09:00

Project Description

Verilog HDL

Verilog 문법 이해를 통한 FPGA 로직 구현

교육 대상

  • 기본적인 디지털 논리 이해 지식이 있는 엔지니어
  • HDL 기본 문법을 통해 FPGA의 동작 이해가 필요한 엔지니어

교육 과정

교육 목표

  • Verilog HDL 문법 이해
  • 테스트 벤치 작성 이해를 통한 Simulation이해 및 실습
  • HDL 이해를 통한 디지털 논리 구조의 이해

강의 개요

  • 본 과정은 FPGA의 기본 이해를 바탕으로 한 HDL(VHDL/Verilog)중 Verilog 문법을 이해하고 실습하는 코스입니다.
  • 논리적인 Verilog 이해뿐만 아니라 Library이해 및 Simulation을 하기 위한 Testbench 작성에 대한 내용을 교육합니다.
이론 실습
1일차
  • Verilog HDL 소개
  • Verilog 키워드 및 식별자 이해
  • Verilog 데이터 값 및 숫자표현 이해
  • Verilog 버스 및 배열 이해
  • Hierarchy 구성 실습
  • 메모리 구성 실습
2일차
  • Verilog 모듈과 포트 이해
  • Verilog 연산자 이해
  • Gate Level 모델링 이해
  • Blocking/Non-Blocking 이해
  • 테스트벤치 이해
  • Clock 디바이더 및 어드레스 카운터 구성 RTL 분석을 위한 Simulation
  • Binary카운터 구성 실습
3일차
  • 타이밍 제어 이해
  • 조건문 이해
  • Task 문 이해
  • StateMachine 이해
  • FPGA 구조 이해
  • Mealy machine 스테이트 머신 구성
  • Moore machine 스테이트 머신 구성
  • Verilog File I/O 구성
  • 디자인 Implementation 실습
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