VIVADO를 사용한 XILINX ULTRASCALE+ 설계 응용 실습2019-03-06T19:27:24+09:00

Project Description

VIVADO를 사용한 XILINX ULTRASCALE+ 설계 응용 실습

교육 대상

  • ISE를 이용한 FPGA 설계 경험자
  • UltraScale 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자
  • UltraScale 이상의 Xilinx 디바이스를 사용해야 하는 엔지니어

교육 과정

  • Software Tool : Vivado
  • Hardware: KCU105
  • Textbook: Xilinx ATP 이론/실습 교재

교육 목표

  • UltraScale Device 리소스의 특징 이해
  • 새로운 CLB 기능 이해를 통한 HDL Design 구성
  • UltraScale의 Block Memory, DSP 리소스 활용
  • I/O와 SERDES 리소스, MMCM의 이해를 통한 올바른 로직 구성
  • 고성능 DDR4 인터페이스 구현을 위한 하드 IP 리소스 파악

강의 개요

  • 본 과정은 Vivado를 사용한 UltraScale+ 의 이전 시리즈와 달라진 제품의 특성을 파악해서 더 좋은 결과물을 얻기 위한 사용법에 대해 알아보며 설계 환경 이해와 코딩 스타일, 디바이스 내 각 기능의 IP에 대한 구성 실습을 진행합니다.
  • 그 외 신규 리소스 및 기능이 향상된 리소스의 구조적 차이점을 고려한 디자인을 배웁니다.
이론 실습
1일차
  • UltraScale Architecture 구조 이해
  • Vivado S/W이용 Design Migration 이해
  • CLB Architecture사용을 위한 HDL Coding Style 이해
  • Clock 리소스 구조 차이점 이해
  • Memory DSO 리소스 구조적 차이점 이해
  • CLB 구성을 위한 코드 최적화 실습
  • Clocking/Memory/DSP 리소스 Design Migration 실습
  • DDR3 MIG Design Migration 실습
  • DDR4 MIG Design 구성 실습
2일차
  • I/O 리소스 이해
  • FPGA 디자인 Migration case의 이해
  • Transceiver 이해
  • SelectIO 디자인 구성 실습(Component mode)
  • QSGMII 디자인 Migration 실습
  • 10G PCS/PMA and MAC 디자인 Migration 실습
  • Transceiver core 구성 실습
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