2020년 9월

01sep10:00 am03(sep 3)5:00 pmXilinx 7-series 설계를 위한 Vivado 활용 실습Xilinx 7-series 설계를 위한 Vivado 활용 실습

강의기간

2020년 9월 1 ~ 9월 3일(3일간)

Time

1 (Tuesday) 10:00 am - 3 (Thursday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

900,000원 (VAT 포함)

주관(강사)

김민석

진행여부

신청중

교육분류

ATP 교육

수준

초/중급

교육대상

ISE를 이용한 FPGA 설계 경험자 , Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자, ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어

수강신청

신청중

Education Details

◆ 교육명

Xilinx FPGA 개발을 위한 Vivado 활용 실습

◆ 교육 대상

ISE를 이용한 FPGA 설계 경험자
Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자
ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어

◆ 교육 과정

Software Tool : VIVADO
Hardware : FPGA Starter Kit3
Textbook : Xilinx ATP Essential of FPGA Design

◆ 교육 목표

Xilinx Vivado SW 개발 환경 이해
Xilinx FPGA Architecture이해를 통한 FPGA 사용
IP Integrator를 이용한 디자인 이해
Vivado를 활용한 FPGA 다운로드 및 디버깅 이해

◆ 강의 개요

본 수업은 Vivado의 메커니즘과 FPGA 설계를 위한 전반적인 S/W 개념에 대해 알아봅니다.
7-Series 및 UltraScale 디바이스의 Architecture를 기반으로 한 Vivado의 로직 구성과 시뮬레이션 검증 및 다운로드 방법을 이해하고 실습하는 코스입니다.

이론 실습

1일차

  • 7-Series 기본 구조 이해
  • Vivado Design Suite 소개 및 이해
  • Vivado Flow 이해
  • IP를 이용한 디자인 방법 이해
  • 기본적인 Constraints와 리포트 이해
  • FPGA 리소스 이용 디자인 방법 이해
  • 기본적인 Vivado 프로젝트 실습
  • Vivado 이용 타이밍에 맞는 합성 및 임플리멘테이션 실습

2일차

  • Clock 리소스 이해       
  • XDC이용한 기본적인 Constraints 이해
  • 타이밍 리포트 이해 
  • 동기 디자인 기술 이해
  • FPGA 다운로드 이해
  • FPGA 리소스 이용 디자인 실습
  • 기본적인 SDC와 타이밍 리포트 이해 실습
  • 부팅 시퀀스 이해를 통한 FPGA 및 PROM 다운로드

3일차

  • Verilog HDL 이해
  • IPI 이용 사용자 IP 생성 이해
  • 디버깅의 이해
  • IPI 이용 사용자 IP 생성 이해
  • 디버깅의 이해
  • IP Integrator 이용 디자인 실습
  • 사용자 IP 생성 실습
  • 구조적 모델링 이용 HDL 디자인 구성 실습
  • 디버깅 실습

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