교육일정/신청 – 리버트론

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2020년 4월

교육 카테고리:

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01apr10:00 am03(apr 3)5:00 pmXilinx 7-series 설계를 위한 Vivado 활용 실습Xilinx 7-series 설계를 위한 Vivado 활용 실습

강의기간

2020년 4월 1~4월 3일(3일간)

Time

1 (Wednesday) 10:00 am - 3 (Friday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

900,000원 (VAT 포함)

주관(강사)

김민석

진행여부

수강신청중

교육분류

ATP 교육

수준

초/중급

교육대상

ISE를 이용한 FPGA 설계 경험자 , Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자, ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어

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Education Details

◆ 교육명

Xilinx FPGA 개발을 위한 Vivado 활용 실습

◆ 교육 대상

ISE를 이용한 FPGA 설계 경험자
Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자
ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어

◆ 교육 과정

Software Tool : VIVADO
Hardware : FPGA Starter Kit3
Textbook : Xilinx ATP Essential of FPGA Design

◆ 교육 목표

Xilinx Vivado SW 개발 환경 이해
Xilinx FPGA Architecture이해를 통한 FPGA 사용
IP Integrator를 이용한 디자인 이해
Vivado를 활용한 FPGA 다운로드 및 디버깅 이해

◆ 강의 개요

본 수업은 Vivado의 메커니즘과 FPGA 설계를 위한 전반적인 S/W 개념에 대해 알아봅니다.
7-Series 및 UltraScale 디바이스의 Architecture를 기반으로 한 Vivado의 로직 구성과 시뮬레이션 검증 및 다운로드 방법을 이해하고 실습하는 코스입니다.

	이론	실습
1일차	7-Series 기본 구조 이해 Vivado Design Suite 소개 및 이해 Vivado Flow 이해 IP를 이용한 디자인 방법 이해 기본적인 Constraints와 리포트 이해 FPGA 리소스 이용 디자인 방법 이해	기본적인 Vivado 프로젝트 실습 Vivado 이용 타이밍에 맞는 합성 및 임플리멘테이션 실습
2일차	Clock 리소스 이해 XDC이용한 기본적인 Constraints 이해 타이밍 리포트 이해 동기 디자인 기술 이해 FPGA 다운로드 이해	FPGA 리소스 이용 디자인 실습 기본적인 SDC와 타이밍 리포트 이해 실습 부팅 시퀀스 이해를 통한 FPGA 및 PROM 다운로드
3일차	Verilog HDL 이해 IPI 이용 사용자 IP 생성 이해 디버깅의 이해 IPI 이용 사용자 IP 생성 이해 디버깅의 이해	IP Integrator 이용 디자인 실습 사용자 IP 생성 실습 구조적 모델링 이용 HDL 디자인 구성 실습 디버깅 실습

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07apr(apr 7)10:00 am08(apr 8)5:00 pmZynq® SoC(System on a Chip) Architecture 이해 및 설계Zynq® SoC(System on a Chip) Architecture 이해 및 설계

강의기간

2020년 4월 7일~4월 8일(2일간)

Time

7 (Tuesday) 10:00 am - 8 (Wednesday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

700,000원 (VAT 포함)

주관(강사)

김민석

진행여부

수강신청중

교육분류

ATP 교육

수준

초/중급

교육대상

ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어

수강신청

신청하기

Education Details

◆ 교육명

ZYNQ® SoC(System on a Chip) Architecture 이해 및 설계

◆ 교육 대상

Vivado를 이용한 FPGA 설계 경험자

ZYNQ 제품 군의 개발 환경을 이해해야 하는 엔지니어

ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어

◆ 교육 과정

Software Tool : Vivado, SDK(Software Defined Development)

Hardware : ZYNQ Starter Kit

Textbook : ZYNQ All Programmable SoC System Architecture

◆ 교육 목표

ZYNQ 디바이스의 PS(Processing System)와 PL(Programmable Logic) 구성 이해

ZYNQ® MPSoC 아키텍쳐 이해를 바탕으로 한 디자인 구성

Vivado 환경에서의 ZYNQ Configuration 및 디버깅 이해

◆ 강의 개요

Xilinx에서 ZYNQ® MPSoC 개발을 위해 제공하는 Vivado 및 SDK S/W 환경 이해를 바탕으로 ARM과 FPGA SoC 시스템 구현을 위한 디자인 구성을 실습합니다.
ZYNQ® SoC 레벨 최적의 Xilinx Artix-7 FPGA와 Cortex-A9 Dual Core Processor 기반 PS 및 PL에 대한 연결과 각각의 기능 수행 차이에 대해 알아봅니다.

	이론	실습
1일차	ZYNQ EPP 아키텍쳐 개요 APU(Application Processor Unit) 내부 아키텍쳐 개요 프로세서의 입출력 장치 개요 ZYNQ의 필수적인 아키텍쳐 소개 AXI 인터페이스 소개	ZYNQ EPP의 PS 기본 구성 실습 PS-PL 연동 디자인 구성 실습
2일차	ZYNQ 디바이스 다운로드(Configuration) 이해 ZYNQ의 메모리 리소스 이해 ZYNQ의 PL 디자인 아키텍쳐 이해 ZYNQ의 퍼포먼스 동작 이해 ZYNQ의 SW 디자인 이해 ZYNQ의 디버깅 이해	DMA 이용 메모리 데이터 전송 실습 ZYNQ EPP 시스템 디버깅 실습 Linux Application이용 디자인 디버깅 실습

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09apr(apr 9)10:00 am10(apr 10)5:00 pmVivado® HLS를 이용한 C/C++ 기반의 FPGA 설계Vivado® HLS를 이용한 C/C++ 기반의 FPGA 설계

강의기간

2020년 4월 9일~4월 10일(2일간)

Time

9 (Thursday) 10:00 am - 10 (Friday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

700,000원 (VAT 포함)

주관(강사)

김민석

진행여부

수강신청중

교육분류

ATP 교육

수준

초/중급

교육대상

C, C++등을 이용하여 FPGA를 설계하고자 하는 H/W 또는 S/W 설계자

수강신청

신청하기

Education Details

◆ 교육명

Vivado® HLS를 이용한 C/C++ 기반의 FPGA 설계

◆ 교육 대상

C 및 FPGA 사용 경험이 있는 H/W 또는 S/W 설계자

◆ 교육 과정

Software Tool : Vivado® HLS

Textbook : C-based Design High-Level Synthesis with Vivado HLx

◆ 교육 목표

Vivado® HLS 사용 Flow 이해 및 FPGA에 적용 이해

Vivado® HLS 이용 사용 목적에 맞는 옵션 이해

디자인 블록의 인터페이스 이해를 통한 디자인 구성

◆ 강의 개요

본 강의는 C기반의 코드를 Vivado® HLS 소프트웨어를 이용하여 FPGA로 적용 가능한 HDL로 전환하는 내용을 이해하는 수업입니다.
순차 구조의 C 코드를 병렬 구조의 HDL 형태로 변환하기 위한 개념과 퍼포먼스 향상을 위한 Language 전환 옵션의 이론과 실습을 진행합니다.
그리고 검증을 위한 C 코드 또는 변환된 RTL을 이용한 Simulation과 사용 인터페이스의 블록 이해를 기반한 인터페이스 구성에 대해 알아보고 실습합니다.

	이론	실습
1일차	Vivado HLS 소개 Vivado HLS Flow 이해 Vivado HLS 커맨드라인 인터페이스 이해 Vivado HLS이용 latency 최적화	Vivado HLS Flow 이해 및 구성 실습 Vivado HLS CLI Flow 이해 및 실습 Unrolling 최적화 구성 실습
2일차	Vivado HLS의 Throughput 최적화 Vivado HLS의 배열 최적화 Vivado HLS의 Area 최적화 Vivado HLS의 C코드 이해	Throughput 최적화 구성 실습 Memory 최적화 구성 실습 시스템 통합 구성 실습 행렬 곱셈 구성 실습

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21apr(apr 21)10:00 am22(apr 22)5:00 pmVivado를 사용한 Xilinx UltraScale+ 설계 응용 실습Vivado를 사용한 Xilinx UltraScale+ 설계 응용 실습

강의기간

2020년 4월 21일~4월 22일(2일간)

Time

21 (Tuesday) 10:00 am - 22 (Wednesday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

700,000원 (VAT 포함)

주관(강사)

김민석

진행여부

수강신청

교육분류

ATP 교육

수준

초/중급

교육대상

UltraScale 디바이스 제품 군으로 설계하고자 하는 엔지니어

수강신청

Education Details

◆ 교육명

Vivado를사용한 Xilinx UltraScale 설계 응용 실습

◆ 교육 대상

ISE를 이용한 FPGA 설계 경험자

UltraScale 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자

UltraScale 이상의 Xilinx 디바이스를 사용해야 하는 엔지니어

◆ 교육 과정

Software Tool : Vivado

Textbook: Xilinx ATP 이론/실습 교재

◆ 교육 목표

UltraScale Device 리소스의 특징 이해

새로운 CLB 기능 이해를 통한 HDL Design 구성

UltraScale의 Block Memory, DSP 리소스 활용

I/O와 SERDES 리소스, MMCM의 이해를 통한 올바른 로직 구성

고성능 DDR4 인터페이스 구현을 위한 하드 IP 리소스 파악

◆ 강의 개요

본 과정은 Vivado를 사용한 UltraScale 설계 이론과 실습을 함께 병행 합니다.
이전 시리즈와 달라진 제품의 특성을 파악해서 더 좋은 결과물을 얻기 위한 사용법에 대해 알아보며 설계 환경 이해와 코딩 스타일, 디바이스 내 각 기능의 IP에 대한 구성 실습을
진행합니다. 그 외 신규 리소스 및 기능이 향상된 리소스의 구조적 차이점을 고려한 디자인을 배웁니다.

	이론	실습
1일차	UltraScale Architecture 구조 이해 Vivado S/W이용 Design Migration 이해 CLB Architecture사용을 위한 HDL Coding Style 이해 Clock 리소스 구조 차이점 이해 Memory와 DSO 리소스 구조적 차이점 이해	CLB 구성을 위한 코드 최적화 실습 Clocking/Memory/DSP 리소스 Design Migration 실습 DDR3 MIG Design Migration 실습 DDR4 MIG Design 구성 실습
2일차	I/O 리소스 이해 FPGA 디자인 Migration case의 이해 Transceiver 이해	SelectIO 디자인 구성 실습(Component mode) QSGMII 디자인 Migration 실습 10G PCS/PMA and MAC 디자인 Migration 실습 Transceiver core 구성 실습

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23apr(apr 23)10:00 am24(apr 24)5:00 pmAccelerating C, C++, OpenCL and RTL Applications with the VitisAccelerating C, C++, OpenCL and RTL Applications with the Vitis

강의기간

2020년 4월 23일~4월 24일(2일간)

Time

23 (Thursday) 10:00 am - 24 (Friday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

700,000원 (VAT 포함)

주관(강사)

자일링스 Vitis인증 강사

진행여부

신청마감

교육분류

ATP 교육

수준

중급

교육대상

FPGA를 Vitis 기반으로 C/C++, OpenCL, RTL을 사용하여 데이터를 가속 처리해야 하는 SW 엔지니어, SW기반의 엔지니어가 HW기반의 FPGA를 이용하여 가속 디자인 개발 시스템을 이해해야 하는 사용자.

수강신청

수강신청마감

Education Details

◆ 교육명

Accelerating Applications with the Vitis Unified Software

◆ 교육 대상

FPGA를 Vits 기반으로 C/C++, OpenCL, RTL을 사용하여 데이터를 가속 처리해야 하는 SW 엔지니어

FPGA/SoC(Zynq, MPSoC) 그리고 Versal^TM ACAPs를 사용하여 SW Application을 가속 해야 하는 엔지니어

◆ 교육 과정

Software Tool : Vitis

Textbook : Accelerating Applications with the Vitis Unified Software

◆ 교육 목표

OpenCL API 모델 이해 및 Application 구축 및 실행

XRT(Linux-based Xilinx runtime)을 사용하여 하드웨어 구성 및 프로세서의 데이터 이동 커널링 및 제어

DC(Data Center) , Embedded Application Vitis 환경 및 makefile flow 이해

C/C++, OpenCL 또는 RTL IP로부터 Kernel 생성 및 Vitis analyzer 이용하여 분석 및 설계 최적화 이해

◆ 강의 개요

IT의 변화는 점차 빅-데이터(Big Data), 고속 처리 시스템으로 발전하고 있다. 그래서 Xilinx사에서 빅-데이터(Big Data) 및 고속 처리를 위한 FPGA 보드로 Alveo라고 하는 보드를 개발하여 사용 자들이 사용할 수 있도록 지원하고 있다. 본 과정은 이러한 빅-데이터(Big Data) 처리 및 고속 처리 시스템을 위해서 지원하는 Alveo를 사용하여 쉽게 개발하기 위한 SW로 VITIS라는 SW를 제공하고 있다. 이 VITIS에 C, C++. OpenCL 및 RTL Application을 적용하여 사용자가 개발하기 편하게 작업을 할 수 있도록 도와 주는 교육 과정이다. 본 교육 과정을 통해서 VITIS SW를 이용한 개발 환경을 이해하고 VITIS에 C, C++. OpenCL 및 RTL Application을 적용하여 사용하도록 한다.

	이론	실습
1일차	Vitis Unifiled SW 및 Platform 소개 HW 기본적인 가속 이해 Alveo 소개 Vitis 실행 모델 및 XRT	Vitis IDE SW Overview Vitis command line 이용 Flow 구성 실습 Vitis 실행 모델 및 XRT 실습
2일차	NDRange 소개 및 작업 디자인 Profiling 및 디버깅 이해 C-base의 Kernel 이해 및 Kernel 최적화 Host code 및 디자인 퍼포먼스 최적화	Synchronizing 디자인 실습 C/C++ 이용한 Kernel 최적화 구성 실습 RTL Kernel Wizard 를 사용하여 기존 IP 가속기 적용 실습 디자인 퍼포먼스 최적화 실습

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2020년 4월

sun

mon

tue

wed

thu

fri

sat

09apr10:00 am10(apr 10)5:00 pmVivado® HLS를 이용한 C/C++ 기반의 FPGA 설계Vivado® HLS를 이용한 C/C++ 기반의 FPGA 설계

강의기간

2020년 4월 9일~4월 10일(2일간)

Time

9 (Thursday) 10:00 am - 10 (Friday) 5:00 pm

교육장소

당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)

교육비

700,000원 (VAT 포함)

주관(강사)

김민석

진행여부

수강신청중

교육분류

ATP 교육

수준

초/중급

교육대상

C, C++등을 이용하여 FPGA를 설계하고자 하는 H/W 또는 S/W 설계자

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신청하기

Education Details

◆ 교육명

Vivado® HLS를 이용한 C/C++ 기반의 FPGA 설계

◆ 교육 대상

C 및 FPGA 사용 경험이 있는 H/W 또는 S/W 설계자

◆ 교육 과정

Software Tool : Vivado® HLS

Textbook : C-based Design High-Level Synthesis with Vivado HLx

◆ 교육 목표

Vivado® HLS 사용 Flow 이해 및 FPGA에 적용 이해

Vivado® HLS 이용 사용 목적에 맞는 옵션 이해

디자인 블록의 인터페이스 이해를 통한 디자인 구성

◆ 강의 개요

	이론	실습
1일차	Vivado HLS 소개 Vivado HLS Flow 이해 Vivado HLS 커맨드라인 인터페이스 이해 Vivado HLS이용 latency 최적화	Vivado HLS Flow 이해 및 구성 실습 Vivado HLS CLI Flow 이해 및 실습 Unrolling 최적화 구성 실습
2일차	Vivado HLS의 Throughput 최적화 Vivado HLS의 배열 최적화 Vivado HLS의 Area 최적화 Vivado HLS의 C코드 이해	Throughput 최적화 구성 실습 Memory 최적화 구성 실습 시스템 통합 구성 실습 행렬 곱셈 구성 실습

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