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2021년 3월
교육 카테고리:
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VHDL
Verilog
7 Serises VIVADO
SOSoC
Matlab Simulink
HLS
ZYNQ Architecture
Peta Linux
UltraScale VIVADO
Memory Interface
SDAccel
Vitis AI
강의기간
2021년 3월 3 ~ 3월 5일(3일간)
Time
3 (Wednesday) 10:00 am - 5 (Friday) 5:00 pm
교육장소
당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)
교육비
900,000원 (VAT 포함)
주관(강사)
김민석
진행여부
신청마감
교육분류
ATP 교육
수준
초/중급
교육대상
ISE를 이용한 FPGA 설계 경험자 , Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자, ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어
수강신청
신청마감Education Details
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Education Details
◆ 교육명
Xilinx FPGA 개발을 위한 Vivado 활용 실습
◆ 교육 대상
ISE를 이용한 FPGA 설계 경험자
Xilinx FPGA 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자
ZYNQ를 사용하기 전, Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어
◆ 교육 과정
Software Tool : VIVADO
Hardware : FPGA Starter Kit3
Textbook : Xilinx ATP Essential of FPGA Design
◆ 교육 목표
Xilinx Vivado SW 개발 환경 이해
Xilinx FPGA Architecture이해를 통한 FPGA 사용
IP Integrator를 이용한 디자인 이해
Vivado를 활용한 FPGA 다운로드 및 디버깅 이해
◆ 강의 개요
본 수업은 Vivado의 메커니즘과 FPGA 설계를 위한 전반적인 S/W 개념에 대해 알아봅니다.
7-Series 및 UltraScale 디바이스의 Architecture를 기반으로 한 Vivado의 로직 구성과 시뮬레이션 검증 및 다운로드 방법을 이해하고 실습하는 코스입니다.
이론 | 실습 | |
1일차 |
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2일차 |
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3일차 |
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강의기간
2021년 3월 9일~3월 10일(2일간)
Time
9 (Tuesday) 10:00 am - 10 (Wednesday) 5:00 pm
교육장소
당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)
교육비
700,000원 (VAT 포함)
주관(강사)
김민석
진행여부
수강신청중
교육분류
ATP 교육
수준
초/중급
교육대상
ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어
수강신청
신청하기Education Details
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Education Details
◆ 교육명
ZYNQ® SoC(System on a Chip) Architecture 이해 및 설계
◆ 교육 대상
Vivado를 이용한 FPGA 설계 경험자
ZYNQ 제품 군의 개발 환경을 이해해야 하는 엔지니어
ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어
◆ 교육 과정
Software Tool : Vivado, SDK(Software Defined Development)
Hardware : ZYNQ Starter Kit
Textbook : ZYNQ All Programmable SoC System Architecture
◆ 교육 목표
ZYNQ 디바이스의 PS(Processing System)와 PL(Programmable Logic) 구성 이해
ZYNQ® MPSoC 아키텍쳐 이해를 바탕으로 한 디자인 구성
Vivado 환경에서의 ZYNQ Configuration 및 디버깅 이해
◆ 강의 개요
Xilinx에서 ZYNQ® MPSoC 개발을 위해 제공하는 Vivado 및 SDK S/W 환경 이해를 바탕으로 ARM과 FPGA SoC 시스템 구현을 위한 디자인 구성을 실습합니다.
ZYNQ® SoC 레벨 최적의 Xilinx Artix-7 FPGA와 Cortex-A9 Dual Core Processor 기반 PS 및 PL에 대한 연결과 각각의 기능 수행 차이에 대해 알아봅니다.
이론 | 실습 | |
1일차 |
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2일차 |
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강의기간
2021년 3월 11일~3월 12일(2일간)
Time
11 (Thursday) 10:00 am - 12 (Friday) 5:00 pm
교육장소
당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)
교육비
700,000원 (VAT 포함)
주관(강사)
김민석
진행여부
수강신청중
교육분류
ATP 교육
수준
초/중급
교육대상
C, C++등을 이용하여 FPGA를 설계하고자 하는 H/W 또는 S/W 설계자
수강신청
신청하기Education Details
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Education Details
◆ 교육명
Vivado® HLS를 이용한 C/C++ 기반의 FPGA 설계
◆ 교육 대상
C 및 FPGA 사용 경험이 있는 H/W 또는 S/W 설계자
◆ 교육 과정
Software Tool : Vivado® HLS
Textbook : C-based Design High-Level Synthesis with Vivado HLx
◆ 교육 목표
Vivado® HLS 사용 Flow 이해 및 FPGA에 적용 이해
Vivado® HLS 이용 사용 목적에 맞는 옵션 이해
디자인 블록의 인터페이스 이해를 통한 디자인 구성
◆ 강의 개요
본 강의는 C기반의 코드를 Vivado® HLS 소프트웨어를 이용하여 FPGA로 적용 가능한 HDL로 전환하는 내용을 이해하는 수업입니다.
순차 구조의 C 코드를 병렬 구조의 HDL 형태로 변환하기 위한 개념과 퍼포먼스 향상을 위한 Language 전환 옵션의 이론과 실습을 진행합니다.
그리고 검증을 위한 C 코드 또는 변환된 RTL을 이용한 Simulation과 사용 인터페이스의 블록 이해를 기반한 인터페이스 구성에 대해 알아보고 실습합니다.
이론 | 실습 | |
1일차 |
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2일차 |
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강의기간
2021년 3월 23일~3월 25일(3일간)
Time
23 (Tuesday) 10:00 am - 25 (Thursday) 5:00 pm
교육장소
당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)
교육비
900,000원 (VAT 포함)
주관(강사)
자일링스 Vitis인증 강사
진행여부
신청중
교육분류
ATP 교육
수준
중급
교육대상
FPGA를 Vitis 기반으로 C/C++, OpenCL, RTL을 사용하여 데이터를 가속 처리해야 하는 SW 엔지니어, SW기반의 엔지니어가 HW기반의 FPGA를 이용하여 가속 디자인 개발 시스템을 이해해야 하는 사용자.
수강신청
수강신청Education Details
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Education Details
◆ 교육명
Accelerating Applications with the Vitis Unified Software
◆ 교육 대상
FPGA를 Vits 기반으로 C/C++, OpenCL, RTL을 사용하여 데이터를 가속 처리해야 하는 SW 엔지니어
FPGA/SoC(Zynq, MPSoC) 그리고 VersalTM ACAPs를 사용하여 SW Application을 가속 해야 하는 엔지니어
◆ 교육 과정
Software Tool : Vitis
Textbook : Accelerating Applications with the Vitis Unified Software
◆ 교육 목표
OpenCL API 모델 이해 및 Application 구축 및 실행
XRT(Linux-based Xilinx runtime)을 사용하여 하드웨어 구성 및 프로세서의 데이터 이동 커널링 및 제어
DC(Data Center) , Embedded Application Vitis 환경 및 makefile flow 이해
C/C++, OpenCL 또는 RTL IP로부터 Kernel 생성 및 Vitis analyzer 이용하여 분석 및 설계 최적화 이해
◆ 강의 개요
IT의 변화는 점차 빅-데이터(Big Data), 고속 처리 시스템으로 발전하고 있다. 그래서 Xilinx사에서 빅-데이터(Big Data) 및 고속 처리를 위한 FPGA 보드로 Alveo라고 하는 보드를 개발하여 사용 자들이 사용할 수 있도록 지원하고 있다. 본 과정은 이러한 빅-데이터(Big Data) 처리 및 고속 처리 시스템을 위해서 지원하는 Alveo를 사용하여 쉽게 개발하기 위한 SW로 VITIS라는 SW를 제공하고 있다. 이 VITIS에 C, C++. OpenCL 및 RTL Application을 적용하여 사용자가 개발하기 편하게 작업을 할 수 있도록 도와 주는 교육 과정이다. 본 교육 과정을 통해서 VITIS SW를 이용한 개발 환경을 이해하고 VITIS에 C, C++. OpenCL 및 RTL Application을 적용하여 사용하도록 한다.
이론 | 실습 | |
1일차 |
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2일차 |
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2021년 3월
교육 카테고리:
모두 보기
모두 보기
VHDL
Verilog
7 Serises VIVADO
SOSoC
Matlab Simulink
HLS
ZYNQ Architecture
Peta Linux
UltraScale VIVADO
Memory Interface
SDAccel
Vitis AI
- Event Name
sun
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강의기간
2021년 3월 9일~3월 10일(2일간)
Time
9 (Tuesday) 10:00 am - 10 (Wednesday) 5:00 pm
교육장소
당산 리버트론 IT 교육센터(리버트론 홈페이지 참조)
교육비
700,000원 (VAT 포함)
주관(강사)
김민석
진행여부
수강신청중
교육분류
ATP 교육
수준
초/중급
교육대상
ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어
수강신청
신청하기Education Details
[fusion_builder_container hundred_percent="no" equal_height_columns="no" menu_anchor="" hide_on_mobile="small-visibility,medium-visibility,large-visibility" class="" id="" background_color="" background_image="" background_position="center center" background_repeat="no-repeat" fade="no" background_parallax="none" parallax_speed="0.3" video_mp4="" video_webm="" video_ogv="" video_url="" video_aspect_ratio="16:9" video_loop="yes" video_mute="yes" overlay_color="" video_preview_image="" border_size="" border_color="" border_style="solid" padding_top="" padding_bottom="" padding_left=""
Education Details
◆ 교육명
ZYNQ® SoC(System on a Chip) Architecture 이해 및 설계
◆ 교육 대상
Vivado를 이용한 FPGA 설계 경험자
ZYNQ 제품 군의 개발 환경을 이해해야 하는 엔지니어
ZYNQ 디바이스를 사용하여 칩에서 시스템을 설계하고자 하는 엔지니어
◆ 교육 과정
Software Tool : Vivado, SDK(Software Defined Development)
Hardware : ZYNQ Starter Kit
Textbook : ZYNQ All Programmable SoC System Architecture
◆ 교육 목표
ZYNQ 디바이스의 PS(Processing System)와 PL(Programmable Logic) 구성 이해
ZYNQ® MPSoC 아키텍쳐 이해를 바탕으로 한 디자인 구성
Vivado 환경에서의 ZYNQ Configuration 및 디버깅 이해
◆ 강의 개요
Xilinx에서 ZYNQ® MPSoC 개발을 위해 제공하는 Vivado 및 SDK S/W 환경 이해를 바탕으로 ARM과 FPGA SoC 시스템 구현을 위한 디자인 구성을 실습합니다.
ZYNQ® SoC 레벨 최적의 Xilinx Artix-7 FPGA와 Cortex-A9 Dual Core Processor 기반 PS 및 PL에 대한 연결과 각각의 기능 수행 차이에 대해 알아봅니다.
이론 | 실습 | |
1일차 |
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