Untitled Document
¡Ø Àüü±Û¼ö : 443   ÇöÀçÆäÀÌÁö 10 / 45
No. ¼öÁØ °­ Á ¸í °­ÀÇÀÏÁ¤ ±â  °£ ±³À°Àå¼Ò ±³À°´ë»ó °­»ç¸í ¼ö°­
353 Áß±Þ SDSoC S/W¸¦ Ȱ¿ëÇÑ Zynq °¡¼Ó µðÀÚÀÎ ¼³°è 2016.11.03~11.04 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
352 ÃÊ±Þ Xilinx FPGA¸¦ Ȱ¿ëÇÑ H/W ¼³°è ½Ç½À 2017.04.11~04.13 3ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
351 ÃÊ/Áß±Þ 7-Series °³¹ß À§ÇÑ Vivado Ȱ¿ë ½Ç½À 2016.11.08~11.09 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
350 Áß±Þ FPGA¸¦ ÀÌ¿ëÇÑ DSP µðÀÚÀÎ Àû¿ë ½Ç½À(System Generator ÀÌ.. 2016.11.22~11.23 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
349 Áß±Þ Vivado ±â¹ÝÀÇ UltraScale Ȱ¿ë ½Ç½À 2016.10.27~10.28 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
348 Áß±Þ ZYNQ System Architecture ÀÌÇØ ¹× ¼³°è 2016.10.25~10.26 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
347 Áß±Þ SDSoC S/W¸¦ Ȱ¿ëÇÑ Zynq °¡¼Ó µðÀÚÀÎ ¼³°è 2016.10.13~10.14 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
346 ÃÊ/Áß±Þ 7-Series °³¹ß À§ÇÑ Vivado Ȱ¿ë ½Ç½À 2016.10.11~10.12 2ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
345 Áß/°í±Þ ZYNQ ÀÓº£µðµå ¸®´ª½º µå¶óÀ̹ö ±¸¼º ½Ç½À 2016.10.05~10.07 3ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ¼­¹Î¿ì 
344 Áß±Þ ZYNQ System Architecture ÀÌÇØ ¹× ¼³°è 2016.09.27~09.29 3ÀÏ ´ç»ê ¸®¹ö..  °ü·Ã ¾÷Á¾ °³¹ßÀÚ ¶Ç´Â Çлý ±è¹Î¼® 
[1] [2] [3] [4] [5] [6] [7] [8] [9] [10] ´ÙÀ½