UltraScale 개발 위한 Vivado 활용 실습


1. 교육소개

시스템 반도체 설계 전문기업 ㈜리버트론은 자일링스사의 국내 공인 인증 교육 프로그램인 ATP(Authorized Training Provider)를 운영하여 FPGA 및 임베디드 시스템 설계에 대한 다양한 교육 프로그램을 진행하고 있습니다.  Vivado는 Xilinx사에서 ISE를 2013년10월부로 업데이트를 종료하고 최신의 디바이스인 7-Series 및 UltraScale FPGA를 사용자 및 개발자들이 사용하게 하기 위하여 지원하는 SW입니다. 그러므로 7-Series 의 디바이스보다 더 커지고 퍼포먼스가 좋아진 UltraScale을 사용해야 하는 사용자나 엔지니어들은 Vivado를 기반으로 UltraScale에 대한 리소스 이해를 바탕으로 전반적인 로직 구성을 실습 사용는 교육을 진행하여, 기존의 Xilinx FPGA를 사용하시고 더 커진 UltraScale의 특성을 알고 프로젝트를 진행하시는엔지니어분들에게 적합한 교육입니다.


2. 교육목표

- UltraScale Device 리소스의 특징 이해.
- 새로운 CLB이해를 통한 HDL Design 구성 

- UltraScale의 Block Memory, I/O 와 SERDES 리소스,MMCM의 이해를 통한 로직 구성.

- Hig performance의 DDR4 Physical layer 인터페이스 구성. 


3. 교육대상

- ISE를 이용하여 FPGA 사용 경험이 있는 HW 설계 경험자.
- 7-Series 디바이스의 유지 보수 및 관리를 위해서 Vivado Flow의 이해가 필요한 사용자.
- ZYNQ를 사용하기 전에 Vivado의 FPGA 개발 환경을 먼저 경험하고 싶은 엔지니어.


4. 교육내용 및 Lab 안내


1일차(이론)

- UltraScale Architecture 구조 이해
- Vivado S/W이용 Design Migration 이해
- CLB Architecture사용을 위한 HDL Coding Style 이해
- Clock 리소스 구조 차이점 이해
- Memory와 DSO 리소스 구조적 차이점 이해


Lab 실습

- CLB 구성을 위한 코드 최적화 실습
- Clocking/Memory/DSP 리소스 Design Migration 실습
- DDR3 MIG Design Migration 실습
- DDR4 MIG Design 구성 실습


2일차(이론)

- I/O 리소스 이해
- FPGA 디자인 Migration case의 이해
- Tranceiver 이해


Lab 실습

- SelectIO 디자인 구성 실습(Component mode)
- QSGMII 디자인 Migration 실습
- 10G PCS/PMA and MAC 디자인 Migration 실습
- Tranceiver core 구성 실습


교육 진행 안내

- 수업 시간 : 오전 10:00~오후 5:00
- 수강 신청 : ㈜리버트론 교육센터 홈페이지 방문(
www.libertron.com

첫째. 교육센터 클릭

둘째. 교육일정 및 수강 신청 클릭

셋째. 원하시는 교육과정 선택 클릭 후 하단 수강 신청에 upload합니다.

- 교육장 안내
주소 : 서울시 영등포구 당산로 41길 11 (당산동 4가, 당산 SK V1 Center W동 1111호)
(2호선 당산연 1번 출구, 9호선 11번 출구 방면)
교육인원 미달 시 강좌가 폐강 될 수 있습니다.(최소 5명)
교육장소는 강좌 별로 변경되어 진행될 수 있으니, 수강 신청 시 교육일정을 확인하시기 바랍니다.

주차장이 협소합니다. 대중 교통 이용 바랍니다.
감사합니다.

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